ISE-VHDL kerdesek

[Zoltán Radó]

Hali!

Az, hogy a clk period mennyi, az csak egy dolog. A többi jelhez is
"meg kell adni" az idõzítéseket. ("PAD to setup", illetve "clock to
pad") Ha csak a clk peroddal írod le, az csak annyit ad meg, hogy a
hálózatban a regiszterek között nincs nagyobb késleltetésü rész, mint
a clk period. Az ilyen 200MHz környék frekiket nem olyan egyszerû
elérni. Sokszor már csak kézi besegítéssel lehet. Erre valók a
floorplanner és a FPGA editor. A modelsimnél többféle szimuláció van.
Most nincs fent, ezért nem tudom az elnevezéseket. A legfelsõ a
listában csak logikai szimuláció. A legalsó pedig a valós
késleltetésekkel dolgozik. Itt kijön az összes egyéb késleltetés is,
nem csak a clk period.

A fordítók minden verzióban más eredményt fognak hozni. Ez logikus is,
ha belegondolsz, hiszen folyamatosan fejlesztik az placer-t és a
huzalozási algoritmust. Tehát csak úgy érhetsz el nagyon hasonló
eredményeket, ha jobban definiálod az idõzítéseket. Adott esetben a
CLB, DLL, és egyéb pozíciókat is kézzel kell definiálni. Természeesen
ennek csak akkor van értelme, ha ugyan olyan felépítésü eszközbe
fordítasz. Nem véletlen, hogy a Coregenerátorban nem minden core-t
lehet minden eszközben használni, noha méretre elférne.

Üdv: Zoli





> Tovább bonyolitja a helyzetet, hogy kipróbáltam a netrol egy
> általam elképzelt módon müködö sram  WR vezérlést, egy
> egyszerü  ram_test kis programot a Spartan3 starter boardhoz.
> Ez XST szerint 158.52 MHz -et ir ki  a PAR report:

> * TS_clk50_in = PERIOD TIMEGRP "clk"  6 nS  | 6.000ns    | 7.625ns  | 9
>     HIGH 50.000000 %

> Hatot adtam meg neki, igy lett 7.625 ns, ha kisebbet akkor az eredmény is kisebb
> pl.     5 ns  eredménye  7.203 ns. Szimulációval meg 3.6 ns-nél még zöld minden
> aminek zöldnek kell lennie. Ez ha jól számolom 277 MHz. Most az ISE a hunyó
> vagy a ModelSim ?

> Visszatérve a saját projektemre, kiváncsiságból az emlitett legjobban müködö
> változatot leforditottam 9.2i-vel. Ott már beazonositotta a két clock netet
> az elso clock netre  210 MHz-et ir, az osztottra  120 Mhz-et, az egészre 159-et.
> Viszont a szimuláció siralmas, még 100 MHz-en is elbukik, ráadásul nem is
> ott ahol a 6.3 alatt kritikus részeket találtam, hanem teljesen máshol.
> Most amit 6.3 alat a gyors IDE alatt viszonylag kényelmesen kicsiholok Spartan3-ra,
> késobb, ha 3AN-t akarok használni, kezdhetem elöröl az egészet egy lomha ISE alatt,
> mert  az ismeri csak az uj chip-et és ráadásul nem forditja ugyanazt az RTL-t.

> Köszi

> Üdv.  Zoli



> ----- Original Message -----
> From: "Huszti Andras" <kyrk at villamvadasz.hu>
> To: <elektro at tesla.hu>
> Sent: Friday, August 10, 2007 6:43 PM
> Subject: Re: ISE-VHDL kerdesek


>> Hali!
>>
>> En az ISE-nek egy szavat sem hiszem el. Volt olyan, hogy 40MHz-et
>> mondott egy projektre es 50Mhz-el siman ment.
>>
>> Nekem is volt hasonlo kerdesem, hogy mennyire megbizhato a ISE max
>> sebessege, es ha jol emlekszem vegul az jott ki, hogy vagy mukodik vagy
>> nem. Persze ez igy nem tul biztato dolog. Ezert is kivancsian varom majd
>> a temaban megszuleto leveleket.