ISE-VHDL kerdesek

[Bali Zoltan]

Szia Zoli!

Értem.
Igen, a Post-Place & Route Model-el csinálom, az használja az sdf file-t.
Ezt a Floorplanner-t már néztem, meg a doksit is nézegettem, de el nem
tudom képzelni, hogy hogyan lehet ezzel jobbitani, amit egy PC-n futó
program kismillió számitással optimalizál. Vagy olyan az erdeménye a
PAR-nak mint egy PCB autórouter kimenete ? Mert ha igen, akkor el tudom
már képzelni. Hogyan tudok megjeleniteni egy beroutolt projektet a
Floorplanner-el? Csak addig jutok hogy látom a primitive-eket, de
nem látom a huzalozást. Vagy ahhoz kell a FPGA editor ? Ezt nem találom.
Mi segiti a kézi besegitést ? Hol kapok visszajelzést és mit, hogy merre
billentettem az idozitéseket. Vagy ez csak ugy megy, hogy besegitek
kézzel azt lássuk mi történik ?
Szóval nagy még a homály.

Ezt az idozitési értékeket is gondoltam, hogy jó lenne beállitani csak
fogalmam sincs hogy hol induljak el. Ha konkrét idopillanatra akarok
egy PAD-et kényszeriteni akkor az OFFSET a megoldás ?
Mekkora korlátok kozött lehet a gyakorlatban mozogni ?

Köszi

Bocs, hogy bombázlak kérdésekkel, csak akkor válaszolj, ha van rá idod.
Én csak amatörködöm.

Üdv.  Zoli


----- Original Message -----
From: "Zoltán Radó" <elektro1.zrado at t-online.hu>
To: "Bali Zoltan" <elektro at tesla.hu>
Sent: Friday, August 10, 2007 9:05 PM
Subject: Re: ISE-VHDL kerdesek


Hali!

Az, hogy a clk period mennyi, az csak egy dolog. A többi jelhez is
"meg kell adni" az idõzítéseket. ("PAD to setup", illetve "clock to
pad") Ha csak a clk peroddal írod le, az csak annyit ad meg, hogy a
hálózatban a regiszterek között nincs nagyobb késleltetésü rész, mint
a clk period. Az ilyen 200MHz környék frekiket nem olyan egyszerû
elérni. Sokszor már csak kézi besegítéssel lehet. Erre valók a
floorplanner és a FPGA editor. A modelsimnél többféle szimuláció van.
Most nincs fent, ezért nem tudom az elnevezéseket. A legfelsõ a
listában csak logikai szimuláció. A legalsó pedig a valós
késleltetésekkel dolgozik. Itt kijön az összes egyéb késleltetés is,
nem csak a clk period.

A fordítók minden verzióban más eredményt fognak hozni. Ez logikus is,
ha belegondolsz, hiszen folyamatosan fejlesztik az placer-t és a
huzalozási algoritmust. Tehát csak úgy érhetsz el nagyon hasonló
eredményeket, ha jobban definiálod az idõzítéseket. Adott esetben a
CLB, DLL, és egyéb pozíciókat is kézzel kell definiálni. Természeesen
ennek csak akkor van értelme, ha ugyan olyan felépítésü eszközbe
fordítasz. Nem véletlen, hogy a Coregenerátorban nem minden core-t
lehet minden eszközben használni, noha méretre elférne.

Üdv: Zoli