FPGA szintezis/mapping problema

[hoyuka]

Basszus!!!

Ilyen vak legyek!!!! Hianyzik a posedge!!!!!!
Huuuu a nemjojat!!!!
Elment vele a fel szombatom, es te mondod meg, a megoldast egy trivialis
dologra!!!!
Koszonom, hogy raneztel a levelemre :)))))))
En meg mar nezegettem mindenfele szintezis file-okat, hogy vegre rajojjek,
hogy mi lehet a baj....

udv.
hoyuka

Palasik Sandor said:
>> always @(clk) selCnt<=selCnt+1;
>
> Elõre bocsájtom, nem értek a Verilog-hoz, de ez nekem zûrösnek tunik.
>
> Tudtommal a Verilog is csak egy szimulációs nyelv, mint a VHDL, úgyhogy az
> elõzõ utasítás szerintem azt jelenti, hogy akkor kell végrehajtani, amikor
> a
> CLK magas, nem pedig akkor, amikor éle van. Abban a kevés Verilog kódban,
> amit láttam, valami posedge is volt az always feltételében. Ez így
> szerintem
> egy kombinációs összeadó visszacsatolva saját magára. Na annak vajon mi az
> eredménye?
>
> Palasik Sándor
>
> -----------------------------------
>  Szponzorunk: http://tonerbolt.hu/
>


-- 
http://hoyuka.myip.hu
-------------------------------------
C2 MAIL: Levelezés felsõfokon. http://mail.c2.hu