FPGA szintezis/mapping problema

Huszti Andras kyrk at villamvadasz.hu
Sun Jan 29 00:05:15 CET 2006


Hali!

> > always @(clk) selCnt<=selCnt+1;
> CLK magas, nem pedig akkor, amikor éle van. Abban a kevés Verilog kódban,
En eddig azt hittem hogy amikor ele van.

Tehat a @(clk) nem azonos a @(posedge clk or negedge clk) val.





More information about the Elektro mailing list