FPGA szintezis/mapping problema

[Palasik Sandor]

> always @(clk) selCnt<=selCnt+1;

Előre bocsájtom, nem értek a Verilog-hoz, de ez nekem zűrösnek tunik.

Tudtommal a Verilog is csak egy szimulációs nyelv, mint a VHDL, úgyhogy az
előző utasítás szerintem azt jelenti, hogy akkor kell végrehajtani, amikor a
CLK magas, nem pedig akkor, amikor éle van. Abban a kevés Verilog kódban,
amit láttam, valami posedge is volt az always feltételében. Ez így szerintem 
egy kombinációs összeadó visszacsatolva saját magára. Na annak vajon mi az 
eredménye?

Palasik Sándor