adatatvitel syncSRAM es regiszter kozott

[Zoltán Radó]

Ez csak abban az esetben lenne így, ha az összes címvezetéken
egyszerre változna a jel. De számolnod kell a jelterjedési idõkkel
is. A legrosszabb jelkésés + a memória elérése határozza meg a
periódusidõt az async-nél. Ha a címvezetékeken van egy regiszter, akkor csak a
memóriaelérés határozza meg a periódusidõt. Ez a sync ram.

A jelkésés lazán lehet 5-10 ns is, ami kb. azonos a block ram-ok
sebességével. Ez már csak fele frekit jelent async esetben...

Zoli





> Koszi a megerositest.
> Egyebkent miert a szinkron RAM block-okat eroltetik ezekben az FPGA-kban?
> Ugy erzem, hogy aszinkron RAM-okkal kevesebb ugyeskedessel el lehet erni
> ugyanazt a sebesseget, egyszerubb pipeline-olas, stb....