cpld globalis reset

[VF]

Thus spake Rado Zoltan <zrado at leasingtechnology.com>:

> Az alábbiakra sikerült átalakítanom... Így nem ír ki szintaxis hibát...
> Csak az alábbi log születik:
>
> Synthesizing Unit <test4>.
>     Related source file is D:/Xilinx/bin/test4/test4.vhf.
> WARNING:Xst:653 - Signal <a> is used but never assigned. Tied to value 0.
> WARNING:Xst:653 - Signal <b> is used but never assigned. Tied to value 0.
> WARNING:Xst:653 - Signal <d> is used but never assigned. Tied to value 0.
> WARNING:Xst:1780 - Signal <q_xcQ> is never used or assigned.
> WARNING:Xst:646 - Signal <q> is assigned but never used.
> Unit <test4> synthesized.

Most szivatsz?!? Gondolom annyit azert csak ertesz az Abel-hez,
hogy tudd mit jelent ez... Bele kell epiteni ezt a nehany sort
Viktor eredeti logikajaba. Tehat a,b,d-re adni kell valami jelet,
q-t pedig fel kell hasznalni valahol, kulonben felesleges az egesz.
Pl ki lehet rakni pinekre is, a node helyett irj mindenhol pin-t.
Vagy nem tudom Viktor mit akar... Az inner_clk termeszetesen mindenkeppen
egy pinre, megpedig dedikalt global clock pinre csatlakozzon!

> -------------------------------------------------
> MODULE test4
>
> DECLARATIONS
>
> a,b,d  node;
> q node istype 'reg';
> inner_clk pin;    // egy global clock lab legyen!
>
> EQUATIONS
>
> inner_clk = a & b;
>
> q := d;
> q.clk = inner_clk.pin;
>
> END
>
> ----------------------------------------------------

-- 
Valenta Ferenc <vf at elte.hu>   Visit me at http://ludens.elte.h u/~vf/
Az en kisebbrendusegi komplexusom nem olyan jo, mint a tied.