cpld globalis reset

[Rado Zoltan]

Hello VF,

Wednesday, September 22, 2004, 7:55:57 PM, you wrote:

V> Thus spake Rado Zoltan <zrado at leasingtechnology.com>:

>> Az alábbiakra sikerült átalakítanom... Így nem ír ki szintaxis hibát...
>> Csak az alábbi log születik:
>>
>> Synthesizing Unit <test4>.
>>     Related source file is D:/Xilinx/bin/test4/test4.vhf.
>> WARNING:Xst:653 - Signal <a> is used but never assigned. Tied to value 0.
>> WARNING:Xst:653 - Signal <b> is used but never assigned. Tied to value 0.
>> WARNING:Xst:653 - Signal <d> is used but never assigned. Tied to value 0.
>> WARNING:Xst:1780 - Signal <q_xcQ> is never used or assigned.
>> WARNING:Xst:646 - Signal <q> is assigned but never used.
>> Unit <test4> synthesized.

V> Most szivatsz?!? Gondolom annyit azert csak ertesz az Abel-hez,
V> hogy tudd mit jelent ez... Bele kell epiteni ezt a nehany sort
V> Viktor eredeti logikajaba. Tehat a,b,d-re adni kell valami jelet,
V> q-t pedig fel kell hasznalni valahol, kulonben felesleges az egesz.
V> Pl ki lehet rakni pinekre is, a node helyett irj mindenhol pin-t.
V> Vagy nem tudom Viktor mit akar... Az inner_clk termeszetesen mindenkeppen
V> egy pinre, megpedig dedikalt global clock pinre csatlakozzon!

Nem-nem... Lövésem az ABEL-hez. Nem is érdekelt, mivel minden
megoldható VHDL-ben is. (Még az alacsony szintü dolgok is.) Ahogy a C-t is
iszonyatos csúnyának tartom. Meglehet iszonyatosan kevés billentyût
kell leütni.

Én nem tudom a Viktor mit csinál. Kreáltam egy feladatot, amivel ez a
probléma bemutatható. Önmagában fordítható. Értelme nincs. Csak a
problémát fedi le.

Azért kértem komplett cuccot fejléccel+ minden egyébbel, mert amit én
írtam az komplett. Erre írtad, hogy 2 sor ABEL-ben. De a kettõ így
ebben a formában nem összehasonlítható.

Amúgy ha jól értem, akkor ABEL esetében is kell UCF. Legalább annyira,
hogy a inner_clk a Global Pin-en legyen?

Zoli