FPGA kezdo lepesek

[Rado Zoltan]

Hello VF,

Tuesday, August 26, 2003, 1:08:53 PM, you wrote:

V> Thus spake VFX:


>> Egyszeruen szamomra jobban ertheto mit miert kell csinalni.

V> Szamomra is. Kb ugy mukodik a fejlesztes, hogy az ic belso strukturaja
V> alapjan elkepzelem hogy mi hova fog kerulni, utana azt kodolom le Abel-
V> ben. Igy gyakorlatilag elore tudom hogy mi fog beleferni es mi nem,
V> legfeljebb utana meg kell kuzdeni a fordito baromsagaival.
V> Verilog/VHDL eseten erre nincs lehetoseg, azok a nagyon nagy projectekhez
V> jok, amikor nincs is lehetoseg a reszletekben elmerulni, mert pl 5db
V> PPC core van egy hatalmas FPGA-ban. Lehet hogy szar lesz a forditas,
V> elpocsekol partizezer kaput, nem erdekel senkit.

Azért ez enyhe tulzás. :-) VHDL-ben is sokféle képp lehet kódolni.
Ha csak a sebességre vagy területre optimalizálást vesszük alapul...
Kétségtelen, hogy minnél magasabb szintü egy program/leírónyelv annál
kevésbé jó a hatásfok és kevesebb a beleszólás az alsóbb szintbe.

Amit írtál, azért már egy 5-10 ezer kapus FPGA-ra is igaz, nem csak az
általad említett VirtexIIPro-t igénylő nagyon nagy projectekre.
Valóban CPLD-re nem vagy nem nagyon érdemes VHDL-ben tervezni. Én
lévén, hogy az ABEL-t nem ismerem kapcsrajzot rajzoltam anno... FPGA-t
viszont (ha nincs valami nagyon-nagyon speciális igény) VHDL/Verilog -ban érdemes.

Hogy nehogy flame legyen belőle: Mindenki ideje/anyagi
lehetőségei/tudása alapján dönt. Nem belédkötni szerettem volna, csak
lehet, hogy a példád megtéveszti a kezdőt.

Üdv.:
Zoli