FPGA kezdo lepesek

[VF]

Thus spake Rado Zoltan <zrado at leasingtechnology.com>:

> Azért ez enyhe tulzás. :-) VHDL-ben is sokféle képp lehet kódolni.
> Ha csak a sebességre vagy területre optimalizálást vesszük alapul...

Hogy tudod befolyasolni, hogy egy jelet megtartson makrocellaban, vagy
helyettesitse be mindenhova a logikat? Ez rengeteget szamit, altalaban
ezen mulik hogy belefer-e az eszkozbe a design.
Az Abel lehetove teszi ezt is.

> Kétségtelen, hogy minnél magasabb szintü egy program/leírónyelv annál
> kevésbé jó a hatásfok és kevesebb a beleszólás az alsóbb szintbe.

Igy van. Nehany 10 makrocellas eszkozoknel nem lehet normalisan
fejleszteni az alsobb szintek figyelembe vetele nelkul.

> lehetõségei/tudása alapján dönt. Nem belédkötni szerettem volna, csak
> lehet, hogy a példád megtéveszti a kezdõt.

Csak nyugodtan. Egyebkent az irasod nagy reszevel egyetertek.

> Zoli

-- 
Valenta Ferenc <vf at elte.hu>   Visit me at http://ludens.elte.h u/~vf/
"A kulturalt ember nem szemetel. A tobbieknek meg tilos!"