CPLD-SRAM

[VFX]

Hali!

> A forrás mindkét esetben ugyanaz, kivéve az FPGA-nál van DCM és
> a "Pack I/O Registers into IOBs" opció  "Yes"-en áll.
> Az irány váltása:
> 
> RAM_DBUS <= sig_reg_data when sig_wr = '0' else "ZZZZZZZZ";
> 
> Ez a kesés most a CR2 tulajdonsága, vagy én bénázok ? Bár akkor
> meg az FPGA-n miért jó?

Xilinxben nem vagyok jartas, de ha a CPLD-d lassu, akkor jogos lehet a
keses.
FPGA-ban meg meg nem vagyok jartas...

UDV. VFX.
http://www.vfx.hu