FPGA sebessege

[Andras Tantos]

>>> Ha egyszeru logikat tervezel (peldaul egy invertert :) ), akkor azt
>>> nagy sebesseggel uzemeltetheted. Ha bonyolult, tobbszintu logikat, akkor
>>> egy clock valtozasra sok-sok belso alkatreszen megy keresztul az
>>> informacio, ezeknek a kesleltetesei rossz esetben osszeadodnak, tehat 
>>> sok
>>> ido kell, mire johet egy kovetkezo clock valtozas.
>> Sejtettem, hogy valami ilyesmi lesz. DCM-et befogtam 300Mhz-re. Majd ezt
>> vittem egy szamlalora. 100000000-nal nullazta a szamlalot es egy led-et
>> villogtatott. Szemmel lathatoan mukodott a dolog. Erre a designre at
>> irta hogy 46Mhz-el (kb) tud menni. Ennek meroben ellentmond a 300Mhz.
>> Vagy az ISE nem tudja az FPGA-t vagy az FPGA nem tudja az ISE-t... Hol
>> itt az igazsag???
>
> Hidd el, hogy ő tudja jobban. Mérd meg a kijövő frekvenciát
> nagypontosságú frekimérővel és azt fogod nagy valószinüséggel
> tapasztalni, hogy nem egy stabil frekit kapsz. Ugyanis az összes
> kapcsolóelem az FPGA-ban összevissza fog neked működni. Egyes
> regiszterek már betároltak, egyesek meg még nem, mert nem ért oda az
> adat a jelkésleltetések miatt. (Pontosabban ők is betároltak, csak nem
> a jó adatot.)
>

Meg valami: az ISE (beallitastol fuggoen) a teljes homerseklet es tapfesz 
tartomanyban gondolkozik, es a legkisebb orajelet adja vissza. Lehet, hogy 
az asztalon, labor-tappal jobban is birja a csip, de a tundran, vagy a 
szaharaban mar nem biztos. Nincs nagyobb szivas, mint egy ilyen hibat (a 
kucsaftnal termeszetesen) lenyomozni. Szoval jobb, ha hiszel az ISE-nek.

Udv,
Tantos Andras