Verilog kerdes

[hoyuka]

Szia!

Koszonom! Ez lesz az. Most mar azt is tudom, hogy miben jobb a VHDL, mint
a regebbi Verilog szabvanyok. Olvastam en is valamikor errol a Structural
raplication-rol, de akkor nem fogtam fel, hogy mi az (nem is nagyon
erdekelt). Most elojott. Ha lesz kis idom kiprobalom, hogy a forditoim
tamogatjak-e a generate block-ot.

udv.
hoyuka


Fuzesi Arnold said:
> http://www.synplicity.com/literature/pdf/Verilog_%202001.pdf
> 7 oldal...ez kell?
>
> Regebbi verilog ezekszerint nem tamogatja a "generate statements"-et.
>
> http://www.angelfire.com/in/rajesh52/verilogvhdl.html
>
> Structural replication
> VHDL. The generate statement replicates a number of instances of the same
> design-unit or some sub part of a design, and connects it appropriately.
> Verilog. There is no equivalent to the generate statement in Verilog.
>
>
> Arnold


-- 
http://hoyuka.myip.hu
-------------------------------------
Tele van a postaládája?  C2MAIL 100 MB e-mail tárhely ingyen! 
http://mail.c2.hu