Webpack ISE szopas

[Huszti Andras]

Hali!

Mar vagy 2 hete szenvedek egy bufferelt rs232 ado letrehozasaval FPGA-n.
Megirtam verilogban a programot. Szimulacio alatt tokeletesen mukodik.
RTL schematik szerint pedig rossz. Kiderult, hogy az rs232-es ado resze
annyibol all, hogy ket kimenetet a tapra kot. Rovid hibakereses utan
atirtam ezt a modult. Always @(posedge TxD_start) bekerult az always
@(posedge clk_sys) -ala a megfelelo keppen. Tulajdonkeppen ugyan az csak
most orajelre utemezve. Igy valamiert leforditja. Hogy mi a kulonbseg a
ketto kozott azt nem tudom. Mukodeseben a ketto hasonlo. Ha TxD_start
felmeno ele jon akkor egy regiszterbe beir egy szamot. A fifo blokk
mukodesre birasat is kb hasonlo problemak hatrtaltattak. Miert nem lehet
egy regisztert ket kulonbozo always blokkban irni? Pl igy:
always @(posedge TxD_busy)
begin
 start = 0;
end
always @(posedge data_clk)
begin
 start = 1;
end
Ez most csak egy pelda. Szimulator elfogadja. FPGA-ba impelementalas
kozben pedig megall. Azt mondja, hogy nem elhet egy regiszterre ket
kulonbozo always alatt hivatkozni. De miert? Elvileg megoldhato nem?
Gyakorlatban miert nem akarja megcsinalni?

Miert akkor fagy le ringyoz amikor megvan a mukodo programom???

Miert erzem ugy hogy az ISE olyan mint egy no? Kiismerhetetlen!

Normalis az hogy 2 hete szopok egy FIFO es egy rs232-es ado
osszekotesevel? Elszakadva a xilinx FPGA-tol, milyen mas
fejlesztokornyezet letezik meg (ami hasznalhato is)? Szimulator? Ugy
erzem, hogy a fejlesztokornyezet miatt szivok es tart ennyi ideig. Ha
normalisan mukodne akkor mar reg keszen lenne.