cpld globalis reset

[ide.ne.irj at freemail.hu]

Thus spake Babrian Viktor:

>> Mindketto mukodik, probaltam. Igaz, Abel-ben.
> gondolom, ABELbol specifikaltal erre vonatkozo attributomokat. Verilogban
> tudtommal nincs ilyen lehetoseg (legalabbis a xilinx helpje nem szol

Nezd, en nem akarok megint CPLD vs FPGA meg Abel vs Verilog vitat kezdeni,
szerintem sem lehet, de az okosok azt mondjak hogy igen, jol le lettem
ugatva, stb...
En megcsinaltam eddig mindent Abel-ben, mukodik, ebben tudok segiteni is.
Nem te vagy az elso aki CPLD-n Veriloggal meg VHDL-lel sziv, ezert szoktam
ajanlani az Abel-t, mert azzal sokkal egyszerubb es hatekonyabb a CPLD
fejlesztes.

> Lehetseges esetleg Verilogbol ABEL vagy ABELbol Verilog modul hasznalata?

FPGA eseten biztos nem (Webpack nem fogad el semmilyen Abel forrast FPGA
eszkozokhoz, a legnagyobb banatomra), CPLD eseten a fene tudja, nem
probaltam. Ha lesz egy kis idom, elkezdek aktivabban verilogozni es
FPGAzni.

> Viktor

-- 
Valenta Ferenc <vf at elte.hu>   Visit me at http://ludens.elte.h u/~vf/
"Nyugi, minden a legnagyobb rendben csuszik ki a kezeim kozul"