CPLD -> FPGA

[Andras Tantos]

Hali!

Ha nem titkos a CPLD kod, kuld el, igy talan tobbet tudunk segiteni.

Amugy egy-ket tip:

- Ha SPI FLASH-el dolgozol, annak van egy k.b. 20ms feleledesi ideje az
adatlap szerint. Ha ez alatt az ido alatt kezded el szolongatni, lehet, hogy
marhasagot valaszol, ami aztan meghulyiti az FPGA-t.

- Egy masik tipp, hogy az orajel, amit az FPGA-nak adsz nem teljesen tiszta.
Ha valami miatt kimarad (az FPGA szerint) egy-ket orajel, akkor megtortenhet
az, hogy az FPGA meg adatot var, es te mar nem adsz neki semmit.

- Ha jol tudom, az FPGA minden blokk (de lehet, hogy csak a teljes program
elejen) figyelmen kivul hagyja a 0xFF-eket, amig nem kap ervenyes
start-kodot. Lehet, hogy valahol kiestek a szinkronbol, es o meg var egy-ket
blokkot, te mar kesz vagy, es csak 0xFF-et adsz neki, amit o azonmod el is
dob.

- Jut eszmbe: ha valami miatt nem kap ervenyes start-kodot, akkor lehet,
hogy be se lep a programozo uzemmodba, es csak var es var, hogy vegre
tortenjen valami. Tudom, irtad, hogy szerinted a bit-sorrend jo (en
parhuzamos letoltest hasznalok, ebben nem tudok segitseget adni) de talan
erdemes forditva is tenni egy probat.

- Talan erdemes meg egszer alaposan ellenorizni, hogy a generalt BIT-fajl
valoban annak az FPGA-nak keszult, akit programozni akarsz. Persze, ha
ugyanazt a fajlt JTAG-gel le tudod tolteni, akkor ez nem lehet problema...

Amugy milyen CPLD es milyen FPGA?

Udv,
Tantos Andras

> Hali,
>
> Ujabb problemaim vannak a Spartan2 slave serial programozasaval:
> az egy dolog, hogy nem mukodik, de raadasul nem jelez vissza
> sikertelenseget sem, helyette DONE=0, INIT=1. A kezdeti INIT=0 utan az
> FPGA INIT=1-gyel belep a konfig modba, a CCLK folyamatosan ketyeg
> 10 MHz-en nagyjabol a vegtelensegig, megsem lesz sem startup (DONE=1),
> sem CRC hiba (INIT=0). Ez mitol lehet??
> Ha JTAG-on keresztul felprogramozom, utana minden oke az INIT-tel es
> DONE-nal.
>
> BB
>
> On Sat, 3 Jan 2004, Beregnyei Balazs wrote:
>
> > Egy CPLD-nek kene bekapcsolaskor felprogramoznia az FPGA-t (slave
serial).
> > Mar csak egy lepesre vagyok a sikertol, de nem adja magat: a CPLD ra van
>
> > (enable BitStream compression, 120 kByte). Ezt kell bitenkent beirni az
> > FPGA-ba ugy, hogy a bajtokon belul a felso bitet kuldom eloszor??
> > Vagy inkabb a *.msd fajlban levo adatot (az ASCII lista
bitsorrendjeben)??
>
>
>