VHDL kerdes

[Andras Tantos]

CJ> Hello

CJ> az alabi kodreszletet szeretnem egy fugvenybe beepiteni hogy nekeljen 24
szer
CJ> meirni es 24 helyen modositani

CJ> bemenet: A, tclk, tilt
CJ> kimenet a t_1


CJ> akt0<=A when rising_edge(tclk);
CJ> akt1<=akt0 when rising_edge(tclk);
CJ> t_1(h)<=akt1 and (not (akt0 xor akt1)) when tilt='1' else '0';
CJ> t_1(l)<=akt1 or (akt0 xor akt1) when tilt='1' else '1';


CJ> a when-ekkel baja van a forditonak (webpack)

CJ>         otlet?

CJ> koszi


Hali!

Van egy olyan erzesem, hogy fuggveny csak szekvencialis elemeket
tartalmazhat, te meg parhuzamos utasitasokat akarsz bele rakni. Megoldasok:
- Atirod szekvencialisra
- Nem fugvenybe, hanem entity-be rakod, ugy, ahogy Zoltan javasolta.

Udv,
Tantos Andras
<http://andras.tantos.homedns.org>