VHDL kerdes

[Rado Zoltan]

Hello Csobolyó,

Friday, February 27, 2004, 10:49:53 PM, you wrote:

Az alábbit az XST 4.2 hiba nélkül fordítja... A t_1(h) és t_1(l) -t nem
tudtam mire vélni, így két külön std_logic -nak vettem őket...

Üdv.: Zoli



library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity test4 is
    Port ( A:           in      std_logic;
           tilt:        in      std_logic;
           tclk:        in      std_logic;
           t_11:        out     std_logic;
           t_12:        out     std_logic);
end test4;

architecture Behavioral of test4 is

SIGNAL akt0:    std_logic;
SIGNAL akt1:    std_logic;              

begin

akt0<=A when rising_edge(tclk);
akt1<=akt0 when rising_edge(tclk);
t_11<=akt1 and (not (akt0 xor akt1)) when tilt='1' else '0';
t_12<=akt1 or (akt0 xor akt1) when tilt='1' else '1';

end Behavioral;



CJ> Hello

CJ> az alabi kodreszletet szeretnem egy fugvenybe beepiteni hogy nekeljen 24 szer
CJ> meirni es 24 helyen modositani

CJ> bemenet: A, tclk, tilt
CJ> kimenet a t_1


CJ> akt0<=A when rising_edge(tclk);
CJ> akt1<=akt0 when rising_edge(tclk);
CJ> t_1(h)<=akt1 and (not (akt0 xor akt1)) when tilt='1' else '0';
CJ> t_1(l)<=akt1 or (akt0 xor akt1) when tilt='1' else '1';


CJ> a when-ekkel baja van a forditonak (webpack)

CJ>         otlet?

CJ> koszi





-- 
Best regards,
 Rado