cache regen: PIC vs ATMEL #2

[VFX]

Hali!


> Errõl jut eszembe: Van valakinek tapasztalata különbözõ RISC processzorokkal arról,
> hogy amikor egy interrupt beérkezik, akkor az interrupt alatt
> kikapcsolja-e a cache-t?
> 
> Merthogy a Hitachi 7751 igen. És igazából nem látom értelmét. Azt még
> mégértem, hogy egy exception alatt letíltódjon, de interrupt alatt???
> Oké, tudom: Könnyebb volt a tervezõknek egy kalap alá venni a
> kettõt...
> 
> Meg valahol érzem azt is, hogy ezeket a procikat kifejezetten úgy
> tervezték, hogy OP renszer fusson rajta. Ott meg minimál dolgot
> végeztetnek az interrupton belül... De akkor is!! :-)))
> 
> Szóval más prociknál hogy van ez? Motorola, ARM, stb?

A SHARC prociknal nem kapcsolodik ki a cache, hanem az ineterrupt be all
a pipeline-ba. Ezaltal lefut az utolso 2 utasitas, mikozben a cache mer
szivja magaba az inerrupt rutin elso utasitasait. Interrupt 2 orajeles
szokott lenni, 
(kiveve egy interruptot, ott 6 orajel a kesleltetes. Ekkor a user adja
meg az interrupt rutin cimet (akar HW akar SW introl van szo), vagyis
akar lehet 2^24-1 interrupt vektorod is.) - bar mostansag az Intel
"rombolo hatasa" mar itt is jelentkezik. Az ujjabb prociknal mar akarmi
is lehet, ezeket nem ismerem.


UDV. VFX.
http://www.vfx.hu