[elektro] FPGA DA data/clk

[uprogc]

Sziasztok,

Egy 120 MSPS DA-t probalok elinditani Altera FPGAn.
Nem vagyok biztos benne, hogy virtual clock eseten be kell-e az output
delay-eket allitani az sdc fileban.
Ha ezt beallitom, akkor nem jo a report a timingre, ha nem allitom be akkor
jo.
Egyaltalan mehet "virtual" vagy "generated" clockrol a DA?
Sehol ket ertelmes mondatot nem talaltam errol.
Mar egyszer eljatszodtam ezt, akkor mas tipusu, hasonlo DA volt hasznalva,
de akkor nem
kellett virtual clockot hasznalni, kijott a "normal" clock beallitassal a
timing (altera/sdc)

Udv.
Szabi