[elektro] Verilog kerdes

[uprogc]

Sziasztok,

Mi a kulonbseg Verilogban, akozott hogy ha az if alatt van begin/end es ha
nincs begin/end ?
Tovabba erdekelne, hogy:
- az  if(shift_reg[31]) a 31. bitet ertekeli ki?
- az shift_reg[0] <= shift_reg[31]; az else agban hajtodik vegre ebben az
esetben?

if(!reset)
begin
if(shift_reg[31])
shift_reg [31:1] <= shift_reg [30:0]^TS;
else
shift_reg[31:1] <= shift_reg30:0];

shift_reg[0] <= shift_reg[31];
end
...

Udv,
Szabi