[elektro] Adatatvitel szinkronizalas --FPGA - ARM --

[uprogc]

"" Es van az ARM, mint slave i2s.

Bocsi, az ARM a master .

On Tue, Oct 30, 2018 at 4:55 PM uprogc <uprogc at gmail.com> wrote:

> Sziasztok,
>
> Az utobbi napokban azon gondolkodtam hogy mi lenne a jo megoldas a
> kovetkezore:
>
> Adott egy FPGA+AD, amely nagypontossagu orajelrol jar, es az FPGA 48k
> fs-el nyomja ki az i/q jelet i2s-en, folyamatosan.
> Es van az ARM, mint slave i2s.
> Az ARM i2s PLL-je adja az FPGA i2s moduljanak az orajelet, elobbi a master.
> Es itt van az asszinkronitas a ket eszkoz orajele kozott (ARM, FPGA), mert
> hiaba teszek a ketto koze n elemu FIFO-t, es kezdetben szinkronizalom az
> orajeleket, idovel elmaszhat az egyik vagy mindketto, es akkor vagy nem tud
> olvasni a FIFObol vagy nem tud irni a FIFba, legalabb egy minta idejeig. (
> a FIFOt ugy epitem fel hogy csak n darab beiras utan szinkronizalom ra az
> ARM i2s orajelet, igy nehany elem mar le lesz mentve, es nehany elem
> tavolsaggal egy ideig lehet orajel elcsuszas mindket iranyba (+,-), a dolog
> mukodni fog, de ez sem 100%-os megoldas.
>
> Mi a legjobb megoldas ilyesmire?
>
> Udv.
> Szabi
>