[elektro] verilog in lattice

[Info]

Sziasztok !

Miért nem tudok multiplexert csinálni járulékos tároló nélkül ?

module mux(clk, d, out);
output [3:0] out;
input  clk;
input  [7:0] d;

always @(clk or d)
begin
  casex (clk)
  1'b0: out = r[4:0];
  0'b1: out = r[7:3];
  endcase
end
endmodule

Thx!
Béla