[elektro] xilinx ISE, szimulacio

[BEREGNYEI Balazs]

Hali,

Az ISE beepitett szimulatoraval tamadt egy kis problemam. Lehet, hogy 
valami nagyon trivialis dolgot csinalok rosszul, mert most probaltam ezt 
eloszor, eddig mindig kulso tool-okat hasznaltam szimulaciora (gyorsabb, 
egyszerubb, hordozhatobb volt).

Van egy projekt, amihez hozzaadom a simul.v-t, atklikkolok Simulation 
View-ba, es szimulalok. Mar eleve rossz a szimulacio kimenete, mert a kod
amugy elesben, fpga-ban mukodik, de a szimulacio csak a belso DCM-ek LOCK 
output jeleig jut el (ami a resetet adja a projektnek), ekkor minden 
regiszter beall arra az 
ertekre, amit a .v file-okban a resetet lekezelo blokkban megadok,
es onnantol semmi: ketyeg a clock, es senki nem reagal semmire,
minden jel ugy marad, ahogy volt.

Ezutan atklikkelek Implementation View-ra, es jobb klikkel a main.v-t kijelolom 
top level modulnak, ennek hianyaban ugyanis nem fordul le a kod (mert az 
ucf-ben a main.v ki/bemenetei vannak, a simul.v-ben pedig nem).
Forditok, fpga-ba kuldom a kodot, es lass csodat, mar az sem mukodik.
Ha ilyenkor mentesbol visszaszedem a projektet, leforditom, az mukodik. De 
amint vegigjatszom a (nem mukodo) szimulacios dolgokat, onnantol a projekt 
halott, es csak a mentesbol visszatoltes segit rajta. (Amugy ez egy 
12.1-es ISE.)

Vajon mit ronthattam el?

Koszi,
BB