[elektro] PlanAhead DRC

[Bali Zoltan]

Sziasztok!

A fentit futtatva ezeket a violation-okat kapom:

-----
Single ended global clock terminal CLK_IN_PIN drives a global clock buffer.
For proper functioning, this terminal needs to be placed on the P side 
of a differential
package pin. This terminal, placed at P184 violates this requirement
-----

Vsz. elkerülte a figyelmem, hogy ide lehet csak a single input clk-t 
kötni . Legalábbis
9.2 alatt és a doksik olvasása közben nem találkoztam vele. Most 11.4 
van és a
cucc kész, nem lehet módositani rajta, nálam az N-en van a global clk. 
Müködni
jól müködik (szimuláción is), csak azt nem tudom mit okozhat ez.  ?


---
IOs SRAM_DATA[7], SRAM_ADDR[14] placed at P13, P12 connects to flops
which are clocked by clk_100M, clk_50M.  Pushing these flops into IOB may
cause PAR to fail because the clock route is shared between adjacent 
(differential pair) IOs.
If there are only two clocks packing them in different BELs might fix 
the problem,
like INST IOB1_flop = BEL FF1 and INST IOB2_flop = BEL FF2.
----

Ezt nem egészen értem. Leforditaná valaki ? Nem az angol a gond, hanem 
az "FPGA nyelv"   :) .


Köszi

Üdv.  Zoli