[elektro] VHDL kezdo

[Zoltán Radó]

Hali!

Csak egy tipp:

Próbáld meg, hogy nem 25 bites vectorral dolgozol, hanem csak 24
bitessel. Ha úgy hibátlanul müxik, akkor valószinű, hogy a + operátort
csak 24 bitig kezeli alapból std_logic-ra.

Amennyiben jól tudom, az alap VHDL specifikáció nem engedi a +
operátort std_logic -ra, csak integer-re. (Sőt talán a std_logic is
csak library-ként mehet)

Esetleg próbálkozz az alábbival még az entitás definiálása elött:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

Üdv: Zoli




> Jatszok itt egy demo panellel, van rajta egy gomb, led es egy 1.8432MHz
> oszcillator. Miert nem mukodik ez az igen komplex VHDL kod, nem jo igy, vagy
> valami mas hibat keressek?

> entity xv is
>     Port (  LED : out std_logic;
>             btn : in std_logic;
>            clk : in std_logic
>         );
> end xv;

> architecture behavioral of xv is
>     signal deb_cnt :std_logic_vector(24 downto 0);

> begin
>    process(clk)
>    begin
>      if clk'event and clk='1' then
>          deb_cnt <= deb_cnt + '1';
>          LED <= deb_cnt(24);
>      end if;
> end process;

> end behavioral;