[elektro] Xilinx ISE szivat

[Varsanyi Peter]

	Szia!


 >Archivbol elovettem egy regi verilog design-omat, es leforditottam 
8.1i-vel, >eddig minden oke. Aztan nekialltam modositgatni, es kiderult, 
hogy a top >level modul bemeneteinek a nevet nem valtoztathatom!
 >Pl. a bus_data 16 bites bemenetet nem nevezhetem at data nevre, mert 
akkor az >Implement Design-nal hibaval leall, mondvan hogy az ucf fajlban 
talalt >data[0]...data[15] nincs benne a design-ban.

No figyelj: nálam bénább xilinx-es nem sok van szerintem, de talán pont 
ezért ismerem is a hibáit! ;-)

Az UCF fájlt két (több) példányban is eltárolja, a projekt gyökéren kívül a 
verziókhoz is berakja a mindenkor aktuális verziót. Ezért az UCF fájl 
módosítása után át kell másolni a másik helyre is. Onnantól tökéletes!

A másik bogara: top level esetén a busz számozást a <> jelek közé teszi, 
pl. bus<0>, bus<1>; de ha egy szinttel lejjeb rakod, és semmit sem 
változtatsz, akkor viszont sima bus0, bus1 lesz belõle. Xilinx logika; ne 
kérdezd, miért... Ilyenkor kézzel módosítok az UCF-en is, és onnantól 
minden happy...

Bye:

Pepe