[elektro] Xilinx ISE szivat

[BEREGNYEI Balazs]

Hali,

Archivbol elovettem egy regi verilog design-omat, es leforditottam 
8.1i-vel, eddig minden oke. Aztan nekialltam modositgatni, es kiderult, 
hogy a top level modul bemeneteinek a nevet nem valtoztathatom!
Pl. a bus_data 16 bites bemenetet nem nevezhetem at data nevre, mert akkor 
az Implement Design-nal hibaval leall, mondvan hogy az ucf fajlban talalt 
data[0]...data[15] nincs benne a design-ban.

Termeszetesen a bus_data minden elofordulasat atneveztem data-ra, nincs 
nevutkozes sem, es az ucf-bol is kitakaritottam a regi dolgokat. (Ha az 
ucf-be nem irom bele a data-t, akkor lefordul a projekt, de ezzel nem 
vagyok elorebb, mert kell az a bemenet.) Icarus Verilog is leforditja hiba 
nelkul, tehat tuti nem szintaktikai hiba esete all fent.

Gondoltam, nem fog velem kitolni. Project cleanup, kilep, belep, uj 
projekt letrehozasa, forrasok bemasolasa, forditas, ERROR. Ha a data-t 
visszairom az eredeti nevere (bus_data), akkor lefordul. Barmilyen masik 
nevet adok neki, nem fordul le.

Miert ennyire elenk a memoriaja, mi a francnak jegyez meg olyan dolgokat, 
amihez semmi koze, es miert nem valaszthatom meg szabadon, hogy mi legyen 
a neve a bemeneteimnek?

Uj otlet: atneveztem a top level modult. Most a Synthesize sem fut le, 
error, entity not found: uj_modul. Celanup, kilep, belep, fordit, error.

Atneveztem a verilog fajlt, amivel a top level modul van, hogy passzoljon 
a modul uj nevehez. Mukodik!

Ezzel a jatekkal elment tobb oram. Eleg regota fejlesztek verilogban, de 
ennek az egesz szivatasnak semmi ertelmet nem latom. El tudna mondani 
valaki, hogy mi ez az egesz? Egy valami.v fajlban miert ne lehetne 
valami2() nevu top level modul? Ha eloveszek archivbol egy modult, 
modositok egy bemenet neven, akkor miert kell atneveznem a modult is es a 
fajlt is, hogy mukodjon?

BB