[elektro] FPGA kérdés

[Papp Zoltán]

2008.04.16. 12:07:43 dátumon Bali Zoltan <eltexto at freemail.hu> írta:

> Szia !
>
> Nem tudom nálad mi lehet, az ilyenek nálam simán müködnek
> ( 1 signal 2 PIN-re).
>
> Esetleg, a generált forrásból többet látnánk, talán tudnánk
> ötletelni.
>
> Üdv.  Zoli

Minden, ami ezeket a lábakat érinti, azt ideírtam. Jelenleg túlléptem a  
problémán, egyrészt kapcs.rajz szinten beraktam egy buffert (VHDL-ben  
ennyi a komponens: OUT <= IN :-) ), és ez megoldotta a problémát. Másrészt  
ez most csak teszt jellegű összekötés volt, későbbiekben nem fog kelleni.
Egyébként érdekes, mert volt egy 4-bites be és 2db 4-bites kimeneti  
"busz", amit viszont - szintén teszt-jelleggel - a bemenetről rákötöttem a  
2db kimenetre, és azért meg nem papolt.

No mindegy, azért köszi, egyébként most nekiálltam egyből VHDL-be leírni,  
mert rájöttem, hogy kb. 4 sor az egész, amit én "logikai kapu"-kal akartam  
megoldani.
A jövőben úgysem akarok kapcs.rajz szinten FPGA-t programozni, csak próba  
volt.

Üdv

-- 
Papp Zoltán
OneWay Electronics Kft
Hangszerviz