[elektro] FPGA kérdés

[Papp Zoltán]

Sziasztok!

Elkezdtem belenyaldosni a (Xilinx) FPGA-k világába (valagába :-) ), mivel  
láttam, hogy az Altium képes FPGA-kkal is foglalkozni, ezért kipróbáltam  
az egyik példáját (nem HDL, "csak" kapcs.rajz szinten)
Ha fel van telepítve a Xilinx Webpack, az Altium képes lefordíttatni vele  
az aktuális projectet, sőt programozni és debugg-olni is tudja a  
készterméket (igaz, csak párhuzamos-portos programozón, USB-sen nem  
sikerült feléleszteni a prog/debug részét).
A teszt-projekt le is fordult, belőttem a kis fekete kockába, működik is.

Frankó, gondoltam, ezen felbuzdulva tovább akartam lépni, de most  
belefutottam egy problémába, amire nem találom egyelőre a megoldást:

Az Altium Complie&Synthesize után generál egy UCF és egy VHDL fájlt (és  
egy EDF-et), amiben a lényeg a következőképpen néz ki:

UCF fájl tartalma:
...
NET "DATA1" LOC=P19;
NET "DATA2" LOC=P42;
...

És van egy VHDL, ami pedig ezt:
...
DATA1 <= Signal_Data
DATA2 <= Signal_Data
...

Ha erre azt mondom, hogy "Build", azzal átadja a fájlokat a WebPack-nak,  
ami le is fut, előállítja a BIT fájlt, amit be kell töltenem a cuccba, de  
egy dolog mégsem működik. Megnéztem jobban és az első állomáson egy  
NGDBuild nevű izé asszongya ejnye-bejnye (warning), szó szerint:
"WARNING:NgdBuild:629 - Invalid duplicate LOC property found on root pin  
'FPGAPROJ.DATA2', value is 'P42', and will be ignored. Value 'P19' on  
network 'n0a' will remain unchanged."

Tehát kiirtotta az egyik lábra menő jelet. És nem is jön ki azon a lábon  
semmi, míg a másik vígan dolgozik.
És nem értem, hogy ezzel mi a baja? Nehogymá ne lehessen rákötni egy jelet  
két lábra...
Vannak persze opciók, amik megadhatóak, hogy hogyan is működjön ez az  
NGDBuild, de egy értelmes opciót sem tudtam összepárosítani ezzel a  
hibával(?).

Hátha valaki belefutott már ebbe...

Üdv

-- 
Papp Zoltán
OneWay Electronics Kft
Hangszerviz