ISE WEBpack, Spartan szivas

[Bali Zoltan]

Hali!

Lehet kicsit hosszú lesz.

Mint már korábban irtam, egy TFT vezérlö elkészitésével kezdtem az
ismerkedést a CPLD, VHDL párossal. El is készült, olyan starter kit-
deszkamodell alapon. A CPLD-t elég sokat nyektettem az "útvesztökben",
tehát kapott irást rendesen, a P-term-el is 70% közelében jártam és volt
még elképzelésem, hogy mit szeretnék  megvalósitani. Ezért, átnyergeltem
FPGA-ra, egy Spartan3 starter kit felhsználásával..

A CPLD-t, ISE6.3-alatt programoztam WIN98 alatt. A Xilinx
honlapjáról töltöttem le, Download \ ISE Calassic elérésröl.
A kezdeti bénázások kivételével, aránylag hamar sikerült
eredményt elérni. Aztán elég sokat vacakoltam az átirásával, FPGA-ra.
Közben, több új verziót is kipróbáltam ( 9.1, 9.2  SP1, SP1-SP3 stb.)
Aztán, sok sok ferdités, szimuláció után, eljött a programozás ideje(Spartan3).
Installáltam a 6.3-at XP alá, mert a CPLD-t 6.3-al forditottam és a
4.2-es Impact-jával tudtam letölteni (WIN98). De most XP alatt is akartam
letölteni az FPGA-ba. Le is ment az FPGA-ba, de nem müködött rendesen.
Mondjuk, ezt vártam. Fél napig kutattam, egy árva jel sem akart megjelenni
a sram lábain. A TFT sequencer ment, de a sram nem. Hoppá, nincs verify.
Vagyis van, de elotte az opció ablakban be kell kapcsolni a ReadBack-ot
és a mask generálást. Bekapcs, bitgenerálás, letöltés, ellenörzés, hoppá,
piros "verify failed" ablak. Fejtörés.... a kábel lehet rossz? Ez a XC2XL-é.
Lehet a Spartan-é más ? Pedig egyforma Digilent JTAG3-nak néz ki mindketto.
Csere,....ugyanaz. Általában 1500-3000 bit eltérést mond mindig az iMPACT.
Ellenörzésnél mindig ugyanannyit mond, ha újrairom, akkor megváltozik, tehát
a letöltéssel van a gond. Na most mivel próbálkozzak ? Net... keresés, nem sok
eredmény, vagy nem jól kerestem. Másik ISE. De melyiket ?

Elözmények ON

Korábban mikor megjött a a Spartan board, bár a 7.1-est adták mellé, én az
akkor legújabb 9.1 en próbálkoztam. Pár próbát tettem a DCM-el, le is töltöttem,
de nem igazán úgy müködött, ahogy elképzeltem és a szimuláció mutatta. Megvan !
Van SP3 is már. Ok,  hátha gyógyir. Install,  újrafordit, letölt,  változás:
"INFO:iMPACT - '1': Checking done pin....done.
'1': Programming terminated. DONE did not go high."

CC forum, kérdés. Nincs konkrét válasz. Net.. keresés ilyen válaszok:

"I see this error also with a SpartanII design I'm working on.  The DONE
pin does go high but Impact for some reason is not seeing it.  I've had
too much other stuff going on to track it down at this time.  If I
figure it out, I'll let you know.  If you find the problem, please post
it... "

Vissza 9.1 .......ismét jó ( ekkor még nem fedeztem fel a ReadBack opciót).
Ok béna vagyok még hozzá, vissza az FPGA-ra portoláshoz, szimulációhoz.

Elözmények OFF

Na, ilyen elözmények után úgy döntöttem, hogy a 9.2-vel próbálkozok. Ok,
lepiszkálom azt a 1.7GB-ot, felrakom:
"Programming terminated. DONE did not go high."
Káromkodás, anyázás. Hopp van SP2!  Hátha....... De nem !
"Programming terminated. DONE did not go high."

Ok legyen a 7.1 amit a Spartan mellé adtak, legalább nem kell letöltenem azt is.
Install....... hoppá, ez REG ID-t kér, ezzel eddig nem találkoztam. Ok, kérek
egyet a Xilinx-töl a product ID alapján. Felmegy, ujrafordit, igazit az attributumoknál,
mert természetesen minden máskép megy. Letölt, már meg nem mondom mi, de
másik hiba a bitgennél, nem akar stream-et csinálni, valami ERROR-t ir ki. Ok
goto Web Answer Record,   "did not match any documents".  Ok SP3, install,
fordit, letölt FPGA-ba, verify,  OK.   Bingó, müködik!

Itt kezdodne a szakmai kérdésem, mert a letöltési problémát kiküszöböltem a
fenti procedurával :), de a cucc csak nem úgy akar müködni, ahogy a CPLD-n
tökéletesen müködött. Nevezetesen, ha a 8 bites aszinkron porton kersztül
az mcu, a clock él kiséretében küldözgeti a szinkron regisztereken keresztül
a sramba az adatokat, akkor bizonyos teszt lapjaimnál szétfolyik a TFT-n
a kép (leáll a vezérlése). Kivezettem portra a DFS FX kimentét és a
LOCKED_OUT  signalt, hogy lássam mi történik. Azt látom, mikor jön
az ominozus teszt lap az mcu felol, vagy az LOCKED_OUT led alszik
el, vagy az FX orajel áll le. Aztán ebbol RESET -el sem akar kijönni.
Egy pillanatra felvillannak az FX és a LO kimentek aztán el is alszanak
tehát leáll a clock. De van olyan teszt lap, hogy egy karakteres képernyo és
alul scrollozik egy fél sor ide-oda, ennél nem csinálja pedig itt folyamatosan
küldi a proci a friss adatokat.
Lehet, hogy aszinkron jelektol leáll a DFS ? Semmi nem változik csak a kiküldött
adatok.

Sajnos akárhogy próbáltam, ezt nem tudtam behatárolni, hogy mitol lehet.
Tápot cseréltem ( vissza a sajátjára, mert amúgy, korlátos tápon figyelem az
áramfevételt is), átkonfigoltam a bemeneteket PullUp,PullDown,Keeper,
kicsit mindig változik, de nem lesz jó. Zenerrel megfogtam a proci felol
270R en kersztül jövö jeleket (5V). Rosszabb lett. Tudom kapacitas,
lehet ez a gond most hogy kicsit belegondolok. De akármilyen katyvasz lehet
elvileg a bemeneteken, megfelelo feszültség szinten akkor a DFS -nek nem
szabadna leállnia, szerintem.  Órajelet visszavettem 20 %-al, nem jó.
CR2 vel jó volt ugyanezzel az illesztéssel ( zener nélkül).


Kinomban arra fanyalodtam, hogy megint más verzióval próbálkozzak :)
A 8.2-es még nem volt fenn. Óvatosságból a registry-ben minden Xilinx
bejegyzést kitöröltem, hátha egy korábbi install miatt nem kérte a REG ID
az install elején.  Hát most sem kérte. Természtesen ez is ISE Classic-ról
lett letöltve.  FPGA ellenorzés most is hibás. ?????

Kérem mondjon már valaki egy tutit, mert teljesen leamortizál ez az ISE.
Pedig kétszer is átnáztem a Xilinx honlapján, mit irnak az ISE Webpack-ról
és a Clsssic-okról, hátha elkerülte valami a figyelmem, de nem találok
semmi utalást arra, hogy lenne valami korlátozás. Vagy csak nálam olyan
a dolgok együttállása, hogy csak azzal tudok rendesen letölteni ami kéri
is a REG ID-t és termék  mellé adták.

Húú, de hosszú lett.

Bocs, akit nem érdekel.

Üdv.  Zoli