ISE-VHDL kerdesek

[Pal Lukacs]

Sziasztok !

Nekem is lenne nehany CPLD / ISE webpack kerdesem.
Irtam egy VHDL forrast es Synthezis utan a kov. figyelmezteteseket adja:
"
Mapping a total of 26 equations into 4 function blocks.......................................................................................WARNING:Cpld:896 - Unable to map all desired signals into function block, FB3,
WARNING:Cpld:896 - Unable to map all desired signals into function block, FB3,
WARNING:Cpld:310 - Cannot apply TIMESPEC TS1000 = PERIOD:PERIOD_clk50_in:0.000

"

Ez a hiba latszik szaketrto szemnek mondjuk VHDL kodbol is?
Mit csinaltam rosszul?
Milyen mukodesbeli kovetkezmenyei lehetnek ennek?

Ha beallitom a szintezisnel az optimalizalasi effort-ot HIGH ra es goal-t AREA-ra akkor nincs a fenti figyelmeztetes..

Milyen orajel mellett erdemes speed-re optimalizalni?

Koszi.
Udv,
Szabi.



       
---------------------------------
Be a better sports nut! Let your teams follow you with Yahoo Mobile. Try it now.