FPGA IO

[VFX]

Hali!

FPGA vilagot nem ismerem. Van itt egy furcsa dolog. CPLD vilagban, ha a
bemenet logikai tiltott savban mozog, vagy elegge zavaros, de mondjuk
kozel van a 0 szinthez, es csinalok egy invertert a tokon belul, akkor a
kimenet szep 1--es lesz, a zavartol menetesen.

Namost FPGAnal, a kimeneten is ott a hiba. Pl. 1.23V bemeneo feszre
0,7..1.7V kimenot ad. Viszont ha stabilan GND kornyekere viszem, akkor
3.22V-t, vagyis jo 1-es szintet ad.

Kerdes, hogy ez a mukodes normalis, vagy csak nem ertek hozza?
(belso PLL kikapcsolva csak egy sima NOT kapu van benne)

UDV. VFX.
http://www.vfx.hu