FPGA verilog

[Huszti Andras]

Hali!

Verilogban adva van egy topmodul. Ez alatt van egy masik modul amiben
megintcsak van egy masik modul. Tehat legyen igy:
topmodul - A modul - B modul

B modulbol ha ki akarok vezetni egy jelet az FPGA labara akkor azt
minden keppen at kell vinnem az A modulon is?

Nem lehet ucf-et adni kulon kulon a moduloknak?

En ugy tanultam, hogy csak a top modul rendelkezhet fizikai
kivezetessel. De igy eleg maceras elvinni valamit a legaljarol a
legtetejeig. Van ra ugyes modszer?