Nem ertem....

[Huszti Andras]

Hali!

Masik dolog amit nem ertek a verilogban az ez:

reg reset_bit = 0;

always @(posedge reset)
begin
  reset_bit = 1;
end


always @(posedge clk_sys)
begin
  if (reset_bit == 1)
  begin
     reset_bit = 0;
     //tovabbi tennivalok
  end
end

Ezt igy nem engedi megvalositani mert arra panaszkodik, hogy a reset_bit
tobb forrasbol kap egyszere erteket. Termeszetesen ezt maskepp is meg
lehet oldani, de tegyuk fel, hogy en megis igy akarom megoldani. Az
alabbi megoldast taltam ra:

letrehoztam egy RS flipflopot kulon modulban. Beraktam az adott modulba.
Majd a Set labat bekotottem az egyik always blokba a reset labat a
masikba. Ezt mar igy elfogadta. Fura dolog ez.

Gondolom, ha vettem voln a faradsagot es tobbet foglalkozom a veriloggal
akkor ismernem az ilyen buktatokat. De valahogy a xilinx forditoja
elkedvtelenitett es a vizsgaidoszak is eljott...