xilinx
Tauri
elektrolista at pdg.hu
Sat Jan 14 14:37:39 CET 2006
Hi Lista
2006. január 14., 14:15:54, írtad:
> Ha már a listára került, akkor legyen mindenki számára érthető a
> probléma, amit a Jánossal megbeszéltünk:
> Ha megpróbáljuk fejben követni, hogy mit csinál a fordító, akkor a
> következő kapjuk. (nézzük az első sort)
> Az O0 egy (illetve 8) latch lesz, melynek az adatbemenete a
> AVR_PA megfelelő bitjei. Az beírást vezérlő jel pedig 3 jel ÉS kombinációjából jönne
> ki. AVR_PC="00..0", AVR_RD='H', rising_edge(avr_wr)
> Igen ám, de szemben az AVR_PC="00..0" és a AVR_RD='H'-val a
> rising_edge(avr_wr) nem állapot, hanem egy időpillanat, ami így
> értelmezhetetlen.
> A fordító erre nem volt felkészítve, mivel ilyen megoldást nem nagyon
> használnak. Az él érzékeny jeleket processekben kezelik.
Abban a projectben amikor meg ez mukodot. Akkor a report fajlban ez
volt. (a jelek masok de a lenyeg ua)
Release 4.2WP2.x)
Implemented Equations.
"output<0>" := "pa<0>".PIN
"output<0>".CLKF = avr_wr
"output<0>".TRST = reset
"output<0>".CE = /"pc<0>" * /"pc<1>" * /"pc<2>" * avr_rd
"output<0>".PRLD = VCC
Ez termekben mukodik (jol) tehat valamikor tudta.
A 8.1 -es szinten megcsinalja.
Ezzel nem magamat vedem. Termeszetesen attol meg lehet rossz a vhdl
hogy egyszer mar bizonyos korulmenyek kozott lefordult.
Eppen ezert szoktam toled kerdezgetni vhdl ugyben....
Viszont az teny hogy nem vhdl hibat jelzet a fordito hanem belsot
es/vagy lefagyott.
Igaz ebben az esetben felesleges a rising edge (nem is tudom miert
irtam azt, valszeg copy/paste maradvany)
Viszont a 8.1 tenyleg kurva jo(es szep). Igaz egy kicsit (sokat) lassult es
tobb mint 2GB hely kell neki.
Es meg csak a webpack verziot raktam fel. az ise instalja 1.6GB de az
meg ezutan jon.
--
More information about the Elektro
mailing list