Webpack ISE szopas

[Palasik Sandor]

> Ennel a megoldasnal es az engedelyezos fele megoldasnal is kellene
> egy-egy regiszter "pluszba".
> Az utobbi megoldasnal van jobb modszer?

Nincs, sőt, minden input jelen lennie kell egy szinkronizáló flipflopnak. Ha
igazán biztosra akarsz menni, akkor inkább kettő kell sorba.

Elég ciki az, amikor az egyenlet egyik fele alacsonynak, a  másik fele meg
magasnak látja a jelet, mert nem tartottad be a setup vagy a hold időket.
Éppen flipfloppal meg tele van az FPGA, úgyhogy azt nem sajnálnám belőle.

Esetleg olvass bele a 'fpga metastability' találatokba google-ban.

Palasik Sándor