Verilog Webpack ISE

[Huszti Andras]

Hali!

Webpack ISE 7.X-el dolgozom. Az alabbi kodreszletet nem forditja le
rendesen:

reg start = 0;
wire TxD_start;
assign TxD_start = start;

async_transmitter async_transmitter (
					...
					.TxD_start(TxD_start);
					...
					);

always @(posedge clk_sys)
begin
	if ((TxD_busy == 0) && (onesec==1))
	begin
		...
		start = 1;
	end else
	begin
		start = 0;
	end
	
end


A lenyeg, hogy a start-reg et birizgalom. Ez a reg elivleg ra van kotve
egy modulnak a TxD_start-jara. Leforditva az elobbi kodot, a
TxD_start-ra nem kot semmit sem (a schematikon)!!! Miert?
Gondoltam en rontottam el valamit ezert atirtam a kodot ugy hogy csak a
reg-et kotom ra, csak a wiret kotom ra. Ebbol az egyik eleve nem jo, a
masik meg szinten nem mukodott. Akarhogy probalkozok nem tudok a
TxD_start-ra rakotni egy valtozot. Vegso elkeseredesemben 1-et kototem
ra. Azt bezzeg leforditotta rendesen. Schematikon latszott is, hogy
rakototte 1-re.  En vagyok a hulye? A tobbivel miert nincs ilyen gond?
Egyre tobbszor tapasztalok olyat mintha a program lenne a hibas. Pl irok
egy kodot. Atirom egy reszet es a schematikon nem valtozik semmi (pedig
tuti frissiti). Tenyleg ennyire bugos a program vagy pedig en vagyok
nagyon amator?