Verilog kerdes

[hoyuka hoya]

Sziasztok!

Parameterezheto modult szeretnek csinalni, ugy, hogy az egyik parameter a
masik kettobol kalkulalodjon ki.
Itt a pelda, amit nekem nem esz meg a fordito:

module adder(a, b, res);

parameter aWidth=16;
parameter bWidth=16;
parameter resWidth=max(aWidth,bWidth)+1;

input [aWidth-1:0] a;
input [bWidth-1:0] b;
output [resWidth-1:0] res;

Szoval azt szeretnem, hogy az osszeado kimenetenek bitszelesseget az
operandusok bitszelessge hatarozza meg. Meg lehet ezt csinalni? Hogyan?

udv.
hoyuka
-------------------------------------
Tele van a postaládája?  C2MAIL 30 MB e-mail tárhely ingyen! 
http://mail.c2.hu