FPGA probléma

[miniscope]

Hi all!



Rég nem írtam ide a listára, és most is csak a haverom froblémáját
szeretném tolmácsolni:

Idézem:

Sziasztok !

 

Nemrég kezdtem el foglalkozni a programozható logikai áramkörökkel,
pár kisebb alkalmazást

már csináltam CPLD-vel, most az FPGA-val ismerkednék. Csináltam egy
viszonylag összetettebb

VHDL programot, ami több process-ből épül fel, létrehoztam a
kényszereket a kivezetésekhez.

A "forditás" során hibát észlel, mivel egy általam teljesen "general
purpose" bemeneti pin-t is mindenáron

GCLK-ra szeretne definiálni (konkrétan egy általam definiált RESET
láb, ami a regisztereket default helyzetbe teszi). Ez bemeneti pin
egy tök egyszerű kombinációs logikai hálózat bemeneti része.

Tud az FPGA-ban egy process kombinációs hálozatként üzemelni, vagy
csak valamilyen szinkronjelre van ütemezve. A teljes project
mindössze egyetlen orajel bemenetet hasznal, ami egy számlaló
müködéséhez 

ütemezi a kimeneteket. Xilinx ISE WebPack 7.1i - t hasznalok.

Mi lehet a megoldas ?

 

Köszönettel, Zsolti !
__________________________________________________________________
 100Mbyte ingyenes e-mail pop3, imap és extra webmail eléréssel
  ingyenes spam és vírus szűrés, biztonságos SSL kapcsolat!
   további információk: http://ad.advert.hu/url.php?u=345