cpld globalis reset

[Rado Zoltan]

Tovább bõvítve VF levele alapján. ABEL-ben lehetõség van a kódon belül
a "xilinx property 'BUFG=CLK inner_clk';" elhelyezésével is megoldani
a dolgot, Verilog és VHDL esetén csak (valószinüleg) az UCF-be tudsz
ilyet megadni.

Zoli




RZ> Tökmindegy, milyen nyelvben csinálod. A Xilinx CPLD dedikált lábai csak akkor
RZ> dedikáltak, ha annak minõsíted õked. Egyébként Sima mezei I/O lábak.
RZ> Ennek megfelelõen a z UCF file-ban kötelezõ a
RZ> "net inner_clk BUFG=CLK;" bejegyzés... Ebben az esetben a
RZ> lábhozzárendelést nem is kötelezõ megcsinálni...

RZ> Viktor!!!

RZ> Arra vigyázz, hogy ha így a belsõ jelet használod Global Clock-ként,
RZ> akkor az adott lábon megjelenik kimenetként a belsõ jel. Tehát ezt a
RZ> lábat már nem használhatod!!!

RZ> További szép napot mindenkinek...

RZ> Zoli