FPGA, nya'k

[VF]

Thus spake Beregnyei Balazs:

> Szerintetek milyen szabalyokat erdemes betartani, ha FPGA-hoz
> kell nya'kot tervezni? Az jo, hogy csak a VCCINT-ekre rakok jo vastag
> vezeteket, es a VCCO-kra nem (azokon ugysincs nagy aram)?

Attol tartok, most keszulsz beleesni abba a hibaba, hogy a VCCO-t a PCI
IO tapra, a VCCINT-et a 3.3/5V tapra akarod rakotni...
Sajnos az ic-k adatlapja megkoteseket tartalmaz a ket tap megjelenesenek
idopontjara, maximalis kulonbsegere, melyeket a PCI alaplapok nem
teljesitenek. Lehet hogy csak pukkanni fog egyet az ic, amikor kap IO
tapot core tap nelkul, vagy forditva. Mindenkeppen azt javaslom, hogy a
kartyara epits egy sajat tapot, mely ugyanabbol a forrasbol (a fix 5V
vagy 12V) allitja elo az ic szamara szukseges tapokat. A 3.3V tapokat
teljesen felejtsd is el, ha 3.3V kell akkor azt magad allitsd elo.
(Egyebkent ezt javasolja a PCI szabvany is! Max 200Ft, semmikeppen sem
erdemes lesporolni a 3.3V tapot)
De megegyszer megemlitenem, hogy az 5V-tolerant bemenetu, 3.3V-os
CPLD/FPGA ic-k tokeletesen mukodnek 3.3V-os (sajat!) taprol minden ma
kaphato, a multban gyartott, valamint a kozeljovoben piacra dobni
tervezett alaplapban, ugyhogy felesleges ezzel gorcsolni.
5V, 3.3V, 33MHz, 66MHz, mindegy, minden slotban ugyanugy tokeletesen fog
mukodni egy 2000Ft korul kaphato legolcsobb CPLD is. (Illetve a 66MHz-hez
mar ajanlott a 7 vagy 5ns sebessegu tipus, kulonben kicsit gazos, de nem
megoldhatatlan 10ns tipussal sem)

> Ketretegu nya'kot akarok. Lehet-e abbol gondom, ha az IC alatt is viszek
> jelvezetekeket? Meg sosem terveztem sok MHz-en mukodo cuccot, es nem
> szeretnek szivni egy percenkent resetelo prototipussal :)

Nem gond, de miert van ra szukseg? Nezz meg egy profi PCI kartyat.
Tipikusan a slot kornyeken mindent fel szoktak vezetni a felso retegre,
utana egymas mellett lehet oket vezetni az ic-hez. Csak a PCICLK
trukkos egy picit, ennek ugye 2.5" hosszunak kell lennie (a tobbi gyors
jel max 1.5", INTx, RESET, stb... tokmindegy), es az ic egy global clock
labahoz celszeru kotni, emiatt elofordul hogy kicsit tekereg a nyakon,
akar az ic alatt is. Nem gond.

> A PCI foglalatbol jovo GND vezetekeket kulon-kulon szokas bekotni az FPGA
> bankjainak a GND labara (csokkentve a mindenfele zavarok athallasat), vagy
> siman egybe lehet onteni mindenkit egy nagy kozos fold retegbe?

Egybe KELL. A tapokat is. Es lehetoseg szerint alaposan hidegiteni is
kell mindent. 33MHz-en nem nagy gond, eddig nem volt vele semmi problemam.

> BB

-- 
Valenta Ferenc <vf at elte.hu>   Visit me at http://ludens.elte.h u/~vf/
"My love is REAL, unless declared INTEGER."