CPLD problema

[Andras Tantos]

Hali!

> Most 5 db orajelem van, a legalso (0) adja az SPI busz orajelet is.
> Viszont ennek mindket elere triggerelni kellene, felfuto elen shiftelodik
> be az adatbit, lefuto elen valtozik a cs (kommunikacio eleje, vege). Lehet
> ilyen ket-eles triggerelest csinalni, vagy mindenkepp be kell vezetni a
> hatodik orajelet?

Nem, nem lehet. a HW nem tudja, igy a szintentizator se sokat tud tenni az
ugy erdekeben. De miert baj a 6. orajel? Teljesen szinkron aramkorrel (azaz,
amikor csak egy, globalis orajel van) sokkal egyszerubb dolga van a
szintetizatornak. Az FPGA-k, CPLD-k ilyen alkalmazasra vannak kihegyezve. Ez
nem hogy tobb, de kevesebb chip-eroforrast fog igenyelni.

Amit lehet (es valoszinuleg a szintetizator is ezt csinalta neked), hogy
set-reset jeleit a DFF-oknak lehet egy logikarol vezerelni, es ebbe a
logikaba bele lehet kombinalni egy, vagy tobb orajelet valamilyen
polaritassal. De vigyazz, mert ez a jel magasabb prioritasu, mint a clk,
tehat, amig a set, vagy reset aktiv, nem tudsz szinkron adatot beirni.
Raadasul ez az aramkor igy mar eleg erzekeny az idozitesekre.

Egyebkent letezik olyan, hogy post-layout szimulacio, amivel meg tudod
nezni, hogy az elkeszult aramkor (idozitesekkel, mindennel) mit csinal.

Udv,
Tantos Andras