CPLD problema

[Andras Tantos]

Hali!

> Koszonom a valaszt! Ugy tudtam, az erzekenysegi listat csak a szimulacio
> soran hasznalja fel a rendszer. Eltoltottem ismet egy napot a koddal, de
> nem sokra jutottam. Ugyanaz a jedec file keletkezik, ha az erzekenysegi
> listara egyetlen orajelet irok. Ha az osszes feltetelbe beleirom az orajel
> teszteleset, akkor meg nem akar lefordulni a kod, mert nem tudja az egyes
> jeleket osszeallitani. Ha kihagyom, aszinkron modon fut es ezert csinalna
> a valosagban hulyeseget?

Az erzekenysegi lista nagyon fontos resze az aramkor definiciojanak, es igy
termeszetesen a szintetizalas soran is szukseg van ra. Bar valoban az XST
(pl.) eleg nagyvonaluan banik vele. De az nem igaz, hogy figyelmen kivul
hagyna.

Amugy ilyesmit csinaltal?

entity spi_tc77 is
    Port (
        clk: in std_logic; -- Ez uj. Ez az az orajel, ami a clk_all
szamlalot is hajtja
        clk_all : in std_logic_vector(4 downto 0);
        tcs_drv : out std_logic;
        ....
end spi_tc77;

architecture a1 of spi_tc77 is
....
begin
....
    process (clk) is
        variable nextbit: std_logic;

    begin
        if (clk = '1') then
            -- Ez itt a processzed eredeti torsze
            nextbit := '-';
            if (clk_all=B"00000") then
                tcs<= '0';
                latch1(11 downto 0) <= "000000000000";
            end if;
            .....
        end if;
    end process;
end a1;

Ebbol szinkron aramkort kellene generalnia a szintetizatornak, ami csak az
orajel felfuto elere erzekeny.

Udv,
Tantos Andras