CPLD problema

[Andras Tantos]

> Sziasztok,
>
> Valaki meg tudna szakerteni egy VHDL kodot? Egy XCR3064XL tipusu CPLD-be
> keszul, es az SPI interface a valosagban nem olyan jelalakokat produkal
> a kimeneten, mint szimulalva. Lehet az is, hogy a kapott 5-bites
> szamlaloval van a gond, amit felhasznal? Mindenesetre a tcs_drv kimenet
> nem a szimulacio alapjan vart ciklikus utemu, hanem hol hosszabb, hol
> rovidebb ideig alacsony aktiv.
>
> http://jap.hu/electronic/cpld/tempmeter12/
> Ide raktam fel az osszes forrast, az SPI interface az spi_tc77 file-ban
> van. A szimulaciot a testbench nevu file-lal vegeztem, ez 25.4 fokot
> kuld sorosan.
>
> Most nem tudom, hogyan tovabb, mert a szimulacio jol mukodik, a
> valosagban meg csak zagyvasag latszik.
>

Hali!

Hat, nem igazan jo ez az aramkor, csodalkozom, hogy egyaltalan ment a
szintetizalas. Szoval, a processzed (process (clk_all) is...) a clk_all
vektor barmelyik jelenek barmilyen valtozasara indul. Fel es lefuto elre
egyarant. A szimulacio soran a vektor egyes elemei nyilvan pontosan egyut
valtoznak, de a valosagban az egyes bitek valtozasa kozott nemi ido telik
el. Ez aztan a processzedet gyors egymasutanban tobbszor is inditja, es igy
persze nem lesz jo az egesz.

Tanulsag: processz erzekenysegi listajara mindig, kizarolak egyetlen jelet
(drotot, ha tettszik) szabad felvenni. A clk_all lehet bemenet, de legyen a
szamlalo orajel bemenete is az, es vedd fel azt az orajelet az erzekenysegi
listara. Figyelj arra is, hogy csak az egyik elre triggerelj.

Udv,
Tantos Andras