VHDL hiba vagy mi?

[Radó Zoltán]

Huuuuuuuu! De nagyon szánalmas vagyok... :-))) Még az Arnolddal is
megnézettem. Mindketten értékadásnak néztük...  A kissebb egyenlő eszembe
sem jutott... :-))))

Köszii...

Zoli

----- Original Message -----
From: "Andras Tantos" <andras_tantos at tantos.homelinux.org>
To: <elektro at tesla.hu>
Sent: Tuesday, April 01, 2003 6:52 AM
Subject: Re: VHDL hiba vagy mi?


> Hali!
>
> Az alábbi kódrészletben első sorában a start_send <= '1' -nek van valami
> értelme, vagy csak hülye az XST, hogy nem jelzett hibát? Ha nem hiba,
akkor
> ez mit csinál??
>
>
> if start_send <= '1' and codec_bclk = '0' and prev_codec_bclk = '1' then
>    temp_sound_out <= temp_sound_out(6 downto 0) & codec_dt;
>    counter <= counter +1;
> end if;

Vegulis a VHDL-ben van operator overloading, ugyhogy nem feltetlen hiba.
Megneztem egy lapon, ott ezt irjak:

Operators:
...
Relational = | /= | < | > | <= | >= Valid for all types, ordering operators
work from left to right

Az std_logic a standard szerint igy van definialva:

TYPE std_logic is ('U','X','0','1','Z','W','L','H','-');

A fentiek szerint tehat a 'start_send <= '1'' akkor igaz, ha start_send
U,X,0
vagy 1. Szerintem nem ezt akartad irni, de szintaktikailag helyes...

Udv,
Tantos Andras