modelsim

[Radó Zoltán]

Haliho!

Nem tudja véletlenül valaki, hogy lehet-e olyat csinálni, hogy egy a
modelsimmel leszimulált logika kimeneti adatait elmenteni és azt egy másik
logikának mint bemeneti file-t megadni?

Most jelenleg három tök külön FPGA-t összefogtam, egy toplevel-be, és arra
írtam egy VHDL tesztbench-et. A FPGA-k sorosan kapcsolódnak egymáshoz, ezért
elég lassú (nagyon) a szimuláció, mert hosszú időt kell szimulálni. Ráadásul
soros átvitelbe ágyazott soros átvitel is van, ami miatt mégtöbb idő kell...
Jelenleg 7ms szimulálása kb. 1 óra... És ez még nem post-translate...

?

Üdv.: Zoli