modelsim

[Füzesi Arnold]

Active HDL tudja ezt. (component -kent be lehet pakolni file I/O
muveleteket)
Ftp-n  fenn is van asszem.

De szerintem a modelsim sem olyan gagyi, hogy ne tudna...
Csak lovesem sincs, hogyan lehet elocsalni. :(

Arnold
----- Original Message -----
From: Radó Zoltán <zrado at leasingtechnology.com>
To: ChipCAD levelezo lista <lista at chipcad.hu>
Sent: Thursday, October 31, 2002 8:13 PM
Subject: modelsim


> Haliho!
>
> Nem tudja véletlenül valaki, hogy lehet-e olyat csinálni, hogy egy a
> modelsimmel leszimulált logika kimeneti adatait elmenteni és azt egy másik
> logikának mint bemeneti file-t megadni?
>
> Most jelenleg három tök külön FPGA-t összefogtam, egy toplevel-be, és arra
> írtam egy VHDL tesztbench-et. A FPGA-k sorosan kapcsolódnak egymáshoz,
ezért
> elég lassú (nagyon) a szimuláció, mert hosszú időt kell szimulálni.
Ráadásul
> soros átvitelbe ágyazott soros átvitel is van, ami miatt mégtöbb idő
kell...
> Jelenleg 7ms szimulálása kb. 1 óra... És ez még nem post-translate...
>
> ?
>
> Üdv.: Zoli
>
>
>
> ----
> lejelentkezes: maiser at chipcad.hu "unsub lista" tartalmu levellel
> tovabbi info: maiser at chipcad.hu "help" tartalmu levellel
> eszrevetel: postamester at chipcad.hu
>
>
>