VHDL kerdes

[Radó Zoltán]

Udv mindenkinek!

VHDL nyelvbol lenne ket kerdesem:

1.
    Az alabbi reszt hogy lehetne egyszerusiteni ugy, hogy csak egy PORT MAP reszt kelljen irni?

out_fifo_a: fif128x8 port map (
   clk => clk, sinit => not_reset, din => wsample(0), wr_en => WE_Sample(0),
   rd_en => frame_clk_oc, dout => Sin_a1, full => open, empty => open);

out_fifo_b: fif128x8 port map (
   clk => clk, sinit => not_reset, din => wsample(1), wr_en => WE_Sample(1),
   rd_en => frame_clk_oc, dout => Sin_b1, full => open, empty => open);
   
out_fifo_c: fif128x8 port map (
   clk => clk, sinit => not_reset, din => wsample(2), wr_en => WE_Sample(2),
   rd_en => frame_clk_oc, dout => Sin_a2, full => open, empty => open);


2. 
   Az alabbi reszt hogy lehetne egyszerusiteni ugy, hogy data_out-os sort csak egyszer szerepeljen.

data <= data_out(0) when read_fifo(0) = '1' or read_status(0) = '1' else
     data_out(1) when read_fifo(1) = '1' or read_status(1) = '1' else
     data_out(2) when read_fifo(2) = '1' or read_status(2) = '1' else
     data_out(3) when read_fifo(3) = '1' or read_status(3) = '1' else
     data_out(4) when read_fifo(4) = '1' or read_status(4) = '1' else
     data_out(5) when read_fifo(5) = '1' or read_status(5) = '1' else
     "00000000" & data_out_spi when read_spi_status = '1' or read_spi_datareg = '1' else
     msg_data when msg_rd_stat = '1' else
     "ZZZZZZZZZZZZZZZZ";


Mindket kerdes arra megy ki, hogy egy a GENERIC-ben definialt allando alapjan automatikusan megfelelo mennyisegu PORT MAP reszt es DATA_OUT -os reszt szerepeltessen...

Ha esetleg nincs otlet, de esetleg tudtok valamilyen VHDL-es levlistat ajanlani, akkor azt is megkoszonnem...

Udv: Zoli
-------------- next part --------------
An HTML attachment was scrubbed...
URL: http://www.centralnet.hu/pipermail/elektro/attachments/20011009/40742c1d/attachment.html