S.O.S VHDL

[Szolnoki Tibor]

Nem rutions FPGA-s fejleszo, egy helyen a VHDL-ben elakadtam!!
Kerem, amelyikotok rutinos a VHDL-ben segitsen, nagyon fontos, nem tudok
tovabblepni!!!

A problema:
1. Van egy signal-om, mondjuk legyen: CLK (in)
2. Van egy masik signal-om is, mondjuk OUT (out)
3. Minden CLK lefuto elnel, fuggetlenul az OUT elozo allapotatol, az OUT <=
'0'.
4. A CLK felfuto elnel viszont neha az OUT <='0', neha '1' legyen. (Ezt egy
logika donti, el de ez nem erdekes)

Namost:
Egy process-be ket el-detektalas nem lehet -> kettoben viszont igen. Ok.
DEEEEE!!! Ket kulon process viszont nem hajthatja meg ugyanazt a signal-t
(OUT).

Tehat a kovetkezo ket megoldas nem jo!!:

1,

process (clk)
begin
    if clk'event and clk='1' then
        -- Felfuto el
        ....
        if ....... then
            out <= '1';
        end if;
        ....
    elsif clk'event and clk='0' then            <---- ERROR, csak egy el
detektalas lehet processenkent!!!!
        -- Lefuto el
        ....
        out <= '0'
        ....
    else if;
end process

2,

process(clk)
    if clk'event and clk='1' then
        -- Felfuto el
        ....
        if ....... then
            out <= '1';
        end if;
       ...
    end if;
end process;

process(clk)
    if clk'event and clk='0' then
        -- Lefuto el
        ....
       out <= '1';                                <--- ERROR, ket process
nem hajthatja meg ugyanazt a signal-t!
       ...
    end if;
end process;




Koszonom a sgitsegeteket:
Szolnoki Tibor
szolnoki at freemail.c3.hu